「レジスタ回路」に関連した中国語例文の一覧 -中国語例文検索

垂直走査回路は、例えばシフトレジスタで構成することができる。

例如，垂直扫描电路 103可被配置为移位寄存器。 - 中国語 特許翻訳例文集

水平走査回路は例えばシフトレジスタで構成することができる。

例如，水平扫描电路 104可被配置为移位寄存器。 - 中国語 特許翻訳例文集

このうち、非発光期間用の回路段は、セット用シフトレジスタ81と、リセット用シフトレジスタ83と、論理ゲート85で形成される。

所述用于非发光时段的电路级包括用于设置的移位寄存器 81、用于重置的移位寄存器 83和逻辑门 85。 - 中国語 特許翻訳例文集

同様に、発光期間用の回路段は、セット用シフトレジスタ91と、リセット用シフトレジスタ93と、論理ゲート95で形成される。

相似地，所述用于发光时段的电路级包括用于设置的移位寄存器 91、用于重置的移位寄存器 93和逻辑门 95。 - 中国語 特許翻訳例文集

発光期間用の回路段は、セット用シフトレジスタ311と、リセット用シフトレジスタ313と、論理ゲート315で形成される。

所述发光时段的电路级包括用于设置的移位寄存器 311、用于重置的移位寄存器313和逻辑门 315。 - 中国語 特許翻訳例文集

発光期間用の回路段は、セット用シフトレジスタ411と、リセット用シフトレジスタ413と、論理ゲート415で形成される。

所述发光时段的电路级包括用于设置的移位寄存器 411、用于重置的移位寄存器413和逻辑门 415。 - 中国語 特許翻訳例文集

判定結果集積回路部150Aは、レジスタ152A−0〜152A−3、選択回路155、カウント回路153A、およびメモリ154Aを有する。

判决结果IC部分150A具有寄存器152A-0到152A-3、选择电路155、计数电路153A和存储器 154A。 - 中国語 特許翻訳例文集

センス回路121A（−0〜−3）の判定値は、まずレジスタ152A（−0〜−3）に転送される。

将感测电路 121A(121A-0、121A-1、121A-2、121A-3、......)中的判决值首先传送到寄存器 152A(152A-0、152A-1、152A-2、152A-3)。 - 中国語 特許翻訳例文集

サンプルホールド信号変換回路群4bは、各列において列方向に並ぶ2個の1ビットレジスタ回路毎に、該2個の1ビットレジスタ回路の保持データが入力される5個のデータ転送回路（Bit No.0,No.1データ転送回路〜Bit No.8,No.9データ転送回路）18bが列方向に配置されている。

采样保持信号转换电路组 4b中，在各列，对沿列方向排列的每 2个 1位寄存器电路，沿着列方向配置有输入有该 2个 1位寄存器电路的保持数据的数据传输电路 (Bit No.0，No.1数据传输电路～ Bit No.8，No.9数据传输电路 )18b，共 5个。 - 中国語 特許翻訳例文集

選択回路155は、レジスタ152A−0〜152A−3の出力を順次に選択して、各レジスタ152A−0〜152A−3の保持した判定値をカウント回路153Aに供給する。

选择电路 155顺序选择寄存器 152A-0到 152A-3的输出，以便将寄存器 152A-0到152A-3中保持的判决值提供到计数电路 153A。 - 中国語 特許翻訳例文集

発光期間用の回路段の奇数ライン用の回路部分は、セット用シフトレジスタ211と、リセット用シフトレジスタ213と、論理ゲート215で形成される。

所述发光时段的电路级中奇数线的电路部分包括用于设置的移位寄存器 211、用于重置的移位寄存器 213和逻辑门 215。 - 中国語 特許翻訳例文集

発光期間用の回路段の偶数ライン用の回路部分は、セット用シフトレジスタ217と、リセット用シフトレジスタ219と、論理ゲート221で形成される。

所述发光时段的电路级中偶数线的电路部分包括用于设置的移位寄存器 217、用于重置的移位寄存器 219和逻辑门 221。 - 中国語 特許翻訳例文集

CPU書き込みレジスタR（401）、カウンタスタートパルス生成回路R（407）、VD同期レジスタR（408）は、図3の説明と同じ動作であるが、奇数フィールドに対する偶数フィールドの読み出し開始行の差分であるオフセット値のレジスタが追加される。

CPU写入寄存器 R(401)、计数器开始脉冲产生电路 R(407)和VD同步寄存器 R(408)的操作与参考图 3描述的那些操作相同。 - 中国語 特許翻訳例文集

判定結果集積回路151−0は、転送線141−0を転送された判定値を保持するレジスタ152−0、レジスタ152−0の保持値をカウントするカウント回路153−0、およびカウント回路153−0のカウント結果を格納するメモリ154−0を有する。

判决结果 IC 151-0具有保持沿着传送线 141-0传送的判决值的寄存器 152-0、计数寄存器152-0中保持的值的计数电路153-0、以及存储来自计数电路153-0的计数结果的存储器 154-0。 - 中国語 特許翻訳例文集

判定結果集積回路151−1は、転送線141−1を転送された判定値を保持するレジスタ152−1、レジスタ152−1の保持値をカウントするカウント回路153−1、およびカウント回路153−1のカウント結果を格納するメモリ154−1を有する。

判决结果 IC 151-1具有保持沿着传送线 141-1传送的判决值的寄存器 152-1、计数寄存器152-1中保持的值的计数电路153-1、以及存储来自计数电路153-1的计数结果的存储器 154-1。 - 中国語 特許翻訳例文集

選択部202は、AND回路206から供給されるP1検出フラグに基づいて、比較部201から供給される絶対値と、レジスタ203から出力される現時点で最大の絶対値のうちのいずれか一方を選択し、レジスタ203に供給する。

与来自与电路 206的 P1检测标志一致，选择部分 202选择从比较部分 201提供的绝对值或从寄存器 203输出的目前的最大绝对值。 - 中国語 特許翻訳例文集

書込制御線駆動部37は、セット用シフトレジスタ71と、リセット用シフトレジスタ73と、論理ゲート75、バッファ回路77とで形成される。

所述写控制线驱动单元37包括用于设置的移位寄存器 71、用于重置的移位寄存器 73、逻辑门 75和缓冲电路 77。 - 中国語 特許翻訳例文集

同様に、HDカウンタ414のカウント値が、VD同期レジスタB（410）のリセット走査開始カウントと一致すると、カウンタスタートパルス生成回路B（421）と、HDカウンタ同期レジスタB（423）は次の動作をする。

类似地，当 HD计数器 414的计数值与存储在 VD同步寄存器 B(410)中的复位扫描开始计数匹配时，计数器开始脉冲产生电路 B(421)和 HD计数器同步寄存器 B(423)执行以下操作。 - 中国語 特許翻訳例文集

半導体基板SUB2Aには、複数の回路ブロック200を制御するための制御回路210、並びに、回路ブロック200の出力のためのデマルチプレクサ（DEMUX）220、レジスタ群230、転送線240、および出力回路250が形成される。

在半导体基底 SUB2A上形成控制多个电路块 200的控制电路 210、用于解多路复用电路块 200的输出的解多路复用器 (DEMUX)220、寄存器 230、传送线 240、以及输出电路250。 - 中国語 特許翻訳例文集

レジスタ152A−0〜152A−3は、転送線141A−0〜141A−3を転送された対応するセンス回路121−0〜121−3の判定値を保持する。

寄存器 152A-0到 152A-3保持已经通过传送线 141A-0到 141A-3传送的各个感测电路 121-0到 121-3中的判决值。 - 中国語 特許翻訳例文集

I／Q較正レジスタ16は、SPIシリアルバス15から書き込まれることが可能であり、またRFループバック経路11を制御するために使用される。

I/Q校准寄存器 16可从 SPI串行总线 15被写入且用以控制 RF环回路径 11。 - 中国語 特許翻訳例文集

例えば、図25は、第2補正回路44の乗算器97〜100を制御するI／Q補正レジスタ139を示している。

举例来说，图 25展示控制第二校正电路 44的乘法器 97到 100的 I/Q校正寄存器 139。 - 中国語 特許翻訳例文集

シフトレジスタ61は、クロック信号CKに基づいて、画素データDinの取り込みタイミングを与える回路デバイスである。

所述移位寄存器 61是基于时钟信号 CK取得获取像素数据 Din的时序的电路装置。 - 中国語 特許翻訳例文集

例えば、論理リセットによって、電子回路のメモリ（例えば、ASICのレジスタ）に格納されている値が所定の値に設定される。

例如，通过逻辑复位，把电子线路的存储器 (例如ASIC寄存器 )内存储的值设定为规定值。 - 中国語 特許翻訳例文集

グランド側のNMOSトランジスタ26のゲート端子にn列目のレジスタ回路17が保持する1ビットデータReg．Data Dnが入力される。

电路接地端侧的 NMOS晶体管 26的栅极端子被输入第 n列寄存器电路 17所保持的 1位数据 Reg.Data Dn。 - 中国語 特許翻訳例文集

6. 前記第1の生成器が線形フィードバックシフトレジスタを含んでいる、請求項5に記載の集積回路。

6.根据权利要求 5所述的集成电路，其中所述第一生成器包括线性反馈移位寄存器。 - 中国語 特許翻訳例文集

グランド側の2つのNMOSトランジスタ26，28ではNMOSトランジスタ26のゲート端子にn列目のレジスタ回路17が保持する1ビットデータReg．Data Dnが入力され、また、NMOSトランジスタ28のゲート端子にn＋1列目のレジスタ回路17が保持する1ビットデータReg．Data Dn＋1が入力される。

在电路接地端侧的 2个 NMOS晶体管 26、28处，NMOS晶体管 26的栅极端子被输入第 n列的寄存器电路 17所保持的 1位数据 Reg.Data Dn，另外，NMOS晶体管 28的栅极端子被输入第 n+1列的寄存器电路 17所保持的 1位数据 Reg.Data Dn+1。 - 中国語 特許翻訳例文集

本第2の実施形態の判定結果集積回路部150Aは、1つのカウント回路153Aを有し、複数のレジスタ152A−0〜152A−3でカウント回路153Aを共有している。

根据第二实施例的判决结果 IC部分 150A具有由多个寄存器 152A-0到 152A-3共享的单个计数电路 153A。 - 中国語 特許翻訳例文集

上述したように、本第2の実施形態では、複数の画素DPXがセンス回路121A(−0〜−3)とレジスタ152A（−0〜−3）を共有し、さらに複数のセンス回路121A(−0〜−3)がカウント回路153Aを共有する階層構造を有している。

如上所述，第二实施例具有分级结构，其中多个像素 DPX共享感测电路121A(121A-0、121A-1、121A-2、121A-3) 和寄存器 152A(152A-0、152A-1、152A-2、152A-3)，并且多个感测电路 121A(121A-0、121A-1、121A-2、121A-3)共享计数电路 153A。 - 中国語 特許翻訳例文集

図12において、サンプルホールド信号変換回路群4cは、各列方向において、1ビットレジスタ回路17毎に、1ビット転送を行うデータ転送回路18cが設けられている。

图 12中，采样保持信号转换电路组 4c在各列方向的每个 1位寄存器电路 1设有进行 1位传输的数据传输电路 18c。 - 中国語 特許翻訳例文集

水平同期信号21が連続して入力され、HDカウンタ414のカウント値が、VD同期レジスタA（409）のリセット走査開始カウントと一致すると、カウンタスタートパルス生成回路A（417）と、HDカウンタ同期レジスタA（419）は次の動作をする。

当连续地输入水平同步信号 21并且 HD计数器 414的计数值与存储在 VD同步寄存器 A(409)中的复位扫描开始计数匹配时，计数器开始脉冲产生电路 A(417)和 HD计数器同步寄存器 A(419)执行以下操作。 - 中国語 特許翻訳例文集

図10において、複数画素DPXと選択回路を含む画素ブロック160からの出力データは、センス回路121A−0により判定され、レジスタ152Aに転送される。

在图 10中，来自包括多个像素 DPX和选择电路的像素块 160的输出数据在感测电路 121A-0中经历判决，然后被传送到寄存器 152A。 - 中国語 特許翻訳例文集

複数のレジスタ152A−0〜152A−3が選択回路155を介してカウント回路153Aを共有しており、カウント結果はたとえばダイナミックRAM（DRAM）よりなるメモリ154Aに格納される。

多个寄存器 152A-0到 152A-3经由选择电路 155共享计数电路 153A，并且将计数结果存储在例如作为动态 RAM(DRAM)的存储器 154A中。 - 中国語 特許翻訳例文集

CMOSイメージセンサ100Bにおいて、画素は回路基板上に積層されており、2つの画素DX1、DX2が一つのセンス回路121Bとラッチ（レジスタ）152B−0〜152B−3を共有している。

在 CMOS成像传感器 100中，像素以这样的方式层叠在电路基底上，使得两个像素DPX1、DPX2共享单个感测电路 121B和寄存器 (锁存器 )152B-0到 152B-3。 - 中国語 特許翻訳例文集

センサ基板10は誘電体基板の表面に直線的に形成された多数の受光部（光電変換部）を含み受光部を駆動するシフトレジスタ、ラッチ回路及びスイッチなどの駆動回路部からなる。

传感器基板 10包括多个在介质基板表面形成为直线形的受光部 (光电转换部 )，由驱动受光部的移位寄存器、锁存电路及开关等驱动电路部构成。 - 中国語 特許翻訳例文集

N個のサンプルホールド信号変換回路は、それぞれ、画素アレイ2の各列の垂直信号線9と1対1に設けられ、対応する垂直信号線9から電圧信号を取り込み、デジタル信号（例えば10ビットとする）へ変換するアナログデジタル変換器（ADC）と、変換された10ビットのデジタル信号を保持するレジスタ回路と、レジスタ回路が保持する10ビットの画像データを列選択回路5からの列選択信号に従って並列に画像データ受信回路6へ転送する10個のデータ転送回路とを備えている。

N个采样保持信号转换电路分别具有与像素阵列 2的各列的垂直信号线 9一对一地设置，从对应的垂直信号线 9读入电压信号并转换为数字信号 (例如为 10位 )的模拟数字转换器 (ADC)、保持转换后的 10位数字信号的寄存器电路、按照来自列选择电路 5的列选择信号将寄存器电路所保持的 10位图像数据并行传输到图像数据接收电路 6的 10个数据传输电路。 - 中国語 特許翻訳例文集

サンプルホールド信号変換回路群4aは、列毎の垂直信号線9と1対1で配置される10ビット出力のADC16と、各列において対応するADC16が出力する10ビットデータを保持する10個の1ビットレジスタ回路（Bit No.0 Reg.〜Bit No.9 Reg.）17と、各2列において各行方向に並ぶ2個の1ビットレジスタ回路毎に列方向に配置される10個のデータ転送回路（Bit No.0 データ転送回路〜Bit No.9 データ転送回路）18aとを備えている。

采样保持信号转换电路组 4a具有与每列的垂直信号线 9一对一配置的 10位输出的 ADC16、在各列保持由对应的 ADC16输出的 10位数据的 10个 1位寄存器电路 (Bit No.0Reg.～ Bit No.9Reg.)17、按各 2列中并列于各行方向的 2个 1位寄存器电路来配置于列方向的 10个数据传输电路 (BitNo.0数据传输电路～ Bit No.9数据传输电路 )18a。 - 中国語 特許翻訳例文集

水平駆動回路6は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路5の各々を順番に選択し、カラム信号処理回路5の各々から画素信号を水平信号線10に出力させる。

水平驱动电路 6例如由移位寄存器构成。 水平驱动电路 6依次输出水平扫描脉冲来依次选择列信号处理电路 5，并将像素信号从列信号处理电路 5输出至水平信号线 10。 - 中国語 特許翻訳例文集

なお、装置制御部11による逓倍回路の制御は、信号線を介して、ハイまたはローの制御信号を逓倍回路に対して送信することによって行われても良いし、逓倍回路に対するコントロールレジスタにフラグを書き込むことによって行われても良い。

而且，由装置控制部11进行的倍频电路的控制，既可以通过信号线向倍频电路发送高或低的控制信号来进行，也可以通过把标记写入到对倍频电路的控制寄存器内来进行。 - 中国語 特許翻訳例文集

また、カラム処理回路113は、シフトレジスタやアドレスデコーダなどによって構成される水平駆動部を備え、水平駆動部による選択走査により、カラム処理回路113で信号処理された画素信号が順番に出力回路114に出力される。

另外，列处理电路 113设置有由移位寄存器、地址解码器等构成的水平驱动部，利用水平驱动部的选择和扫描，将已经由列处理电路 113信号处理的像素信号顺序输出到输出电路 114。 - 中国語 特許翻訳例文集

垂直駆動回路4は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。

垂直驱动电路 4例如由移位寄存器构成。 - 中国語 特許翻訳例文集

読み出しRDでセンス回路121にラッチされた判定値は、さらにレジスタ152に転送されてカウント処理されるが、このとき露光EXPと、転送TRFおよびカウント処理CNTはパイプライン的に実行される。

在以流水线方式执行曝光 EXP和传送处理 TRF和计数处理 CNT时，在读取 RD中已经锁存在感测电路 121中的判决值被传送到要计数的寄存器 152。 - 中国語 特許翻訳例文集

ここでカウント回路153Aは、レジスタ152A(−0〜−3)に「1」が格納されていればカウント値に「1」が加えられ、「0」が格納されていればカウント値は更新されない。

当将“1”存储在寄存器 152A(152A-0、152A-1、152A-2、152A-3)中时，计数值递增“1”，当“0”存储在其中时，不更新计数值。 - 中国語 特許翻訳例文集

各制御信号（それぞれAP、BP、CPおよびAN、BN、CN）は、図6の回路の駆動力を段階的に決定するために使用され、命令レジスタ（図6には見えない）の支援下で「ハイ」または「ロー」に保持される。

各个控制信号 (相应地为 AP、BP、CP和 AN、BN与 CN)用于逐步确定图 6的电路的驱动强度，并在控制寄存器 (未见于图 6中 )的主持下被保持为“高”或“低”。 - 中国語 特許翻訳例文集

トランシーバ10はRFループバック経路11、送信器12、受信器13、ディジタル信号プロセッサ（DSP）14、シリアル周辺インターフェース（SPI）バス15、およびI／Q較正レジスタ16を含んでいる。

收发器 10包括 RF环回路径 11、发射器 12、接收器 13、数字信号处理器 (DSP)14、串行外围接口 (SPI)总线 15及 I/Q校准寄存器 16。 - 中国語 特許翻訳例文集

トランシーバ10は、レジスタから送信される制御信号を使用して補正回路、補正シフタ、および補正乗算器を制御することとして記述される。

收发器 10被描述为使用从寄存器发送的控制信号来控制校正电路、校正移位器及校正乘法器。 - 中国語 特許翻訳例文集

ラッチ部63は、シフトレジスタ61から出力されるタイミング信号に基づいて、画素データDinを対応する記憶領域に取り込む記憶回路である。

所述锁存单元 63是基于从所述移位寄存器 61输出的时序信号获取相应的存储区域中的像素数据 Din的存储电路。 - 中国語 特許翻訳例文集

また、駆動周波数が低下することで、タイミングジェネレータや駆動回路（例えばシフトレジスタ）の動作速度も低下させることができる。

另外，通过减小所述驱动频率还能够降低时序发生器和驱动电路 (例如，所述移位寄存器 )的操作速度。 - 中国語 特許翻訳例文集

誤差信号は、シフトレジスタ902によって保持された受信チャネル推定値の各サンプルの大きさによって標準化される。 この処理は、振幅形成回路914及び加算部916によって実行される。

该误差信号随后按移位寄存器 902中保存的所接收信道估计的每个样本的幅值被正规化，这是由幅度形成电路 914和加法器 916来执行的。 - 中国語 特許翻訳例文集

電源側に直列配置されるPMOSトランジスタ60，61およびPMOSトランジスタ66，67において、電源64にソース端子が接続されるPMOSトランジスタ60，66のうち、PMOSトランジスタ60のゲート端子には、n＋1列目のレジスタデータDn＋1が直接入力され、PMOSトランジスタ66のゲート端子には、n＋1列目のレジスタデータDn＋1を論理反転したデータ（／Dn＋1）とn列目のレジスタデータDnを論理反転したデータ（／Dn）とがNAND回路70を介して入力される。

在配置于电源侧的 PMOS晶体管 60、61和 PMOS晶体管 66、67中，在源极端子连接到电源 64的 PMOS晶体管 60、66中 PMOS晶体管 60的栅极端子被直接输入第 n+1列的寄存器数据 Dn+1，PMOS晶体管 66的栅极端子经由 NAND电路 70被输入对第 n+1列寄存器数据Dn+1进行逻辑反转后的数据 (/Dn+1)和对第 n列寄存器数据 Dn进行逻辑反转后的数据 (/Dn)。 - 中国語 特許翻訳例文集