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「内部节点」を含む例文一覧
該当件数 : 29件
图 8(5)、(6)、(7)所示的正相内部节点 D1、D2、D3的逻辑电平为 D1＝ 1、D2＝ 0、D3＝ 0。
図8（5）（6）（7）に示す正相内部ノードD1，D2，D3の論理レベルは、D1＝1，D2＝0，D3＝0である。 - 中国語 特許翻訳例文集
图 24(5)、(6)、(7)所示的正相内部节点 D1、D2、D3的逻辑电平是 D1＝ 1、D2＝ 0、D3＝ 0。
図24（5）（6）（7）に示す正相内部ノードD1，D2，D3の論理レベルは、D1＝1，D2＝0，D3＝0である。 - 中国語 特許翻訳例文集
此时，由于 PMOS晶体管 54、55导通，因此差动放大电路 45a、45b、45c的正相内部节点 D1、D2、D3和反相内部节点 /D1、/D2、/D3连接着数据线 10、基准电压线 Vref1、Vref2、Vref3中所对应的基准电压线。
このとき、PMOSトランジスタ54，55がオンしているので、差動増幅回路45a，45b，45cの正相内部ノードD1，D2，D3、および逆相内部ノード／D1，／D2，／D3は、データ線10、基準電圧線Vref1，Vref2，Vref3の対応するものが接続される。 - 中国語 特許翻訳例文集
虚线是连接有基准电压线 Vref1的正相内部节点 D1的电位变化，实线是连接有数据线 10的反相内部节点 /D1的电位变化。
破線は、基準電圧線Vref1が接続される正相内部ノードD1の電位変化であり、実線は、データ線10が接続される逆相内部ノード／D1の電位変化である。 - 中国語 特許翻訳例文集
虚线是连接有基准电压线 Vref2的正相内部节点 D2的电位变化，实线是连接有数据线 10的反相内部节点 /D2的电位变化。
破線は、基準電圧線Vref2が接続される正相内部ノードD2の電位変化であり、実線は、データ線10が接続される逆相内部ノード／D2の電位変化である。 - 中国語 特許翻訳例文集
虚线是连接有基准电压线 Vref3的正相内部节点 D3的电位变化，实线是连接有数据线 10的反相内部节点 /D3的电位变化。
破線は、基準電圧線Vref3が接続される正相内部ノードD3の電位変化であり、実線は、データ線10が接続される逆相内部ノード／D3の電位変化である。 - 中国語 特許翻訳例文集
此时，由于PMOS晶体管 54、55导通，因此差动放大电路 45a、45b、45c的正相内部节点 D1、D2、D3和反相内部节点 /D1、/D2、/D3连接着数据线 10、基准电压线 Vref1、Vref2、Vref3中对应的基准电压线。
このとき、PMOSトランジスタ54，55がオンしているので、差動増幅回路45a，45b，45cの正相内部ノードD1，D2，D3、および逆相内部ノード／D1，／D2，／D3は、データ線10、基準電圧線Vref1，Vref2，Vref3の対応するものが接続される。 - 中国語 特許翻訳例文集
差动放大电路 45a、45b、45c分别并联连接 2个 CMOS反相器，构成为将彼此的输入端与输出端连接起来，将一个交叉连接端作为正相内部节点 D1、D2、D3，将另一个交叉连接端作为反相内部节点 /D1、/D2、/D3，正相内部节点 D1、D2、D3作为对于信号处理电路 7的输出端。
差動増幅回路45a，45b，45cは、それぞれ、2つのCMOSインバータを並列接続し、互いの入力端と出力側とを接続し、一方の交差接続端を正相内部ノードD1，D2，D3とし、他方の交差接続端を逆相内部ノード／D1，／D2，／D3とした構成であり、正相内部ノードD1，D2，D3が信号処理回路7への出力端となっている。 - 中国語 特許翻訳例文集
差动放大电路 45的构成为，并联连接 2个 CMOS反相器，将彼此的输入端与输出侧连接起来，将一个交叉连接端作为正相内部节点 D，将另一个交叉连接端作为反相内部节点/D，正相内部节点 D是对于信号处理电路 7的输出端。
差動増幅回路45は、2つのCMOSインバータを並列接続し、互いの入力端と出力側とを接続し、一方の交差接続端を正相内部ノードDとし、他方の交差接続端を逆相内部ノード／Dとした構成であり、正相内部ノードDが信号処理回路7への出力端である。 - 中国語 特許翻訳例文集
图 17是说明位“1”传输时的差动放大电路的内部节点的电位变化的波形图。
【図17】図17は、ビット“1”転送時の差動増幅回路の内部ノードの電位変化を説明する波形図である。 - 中国語 特許翻訳例文集
图 18是说明位“0”传输时的差动放大电路的内部节点的电位变化的波形图。
【図18】図18は、ビット“0”転送時の差動増幅回路の内部ノードの電位変化を説明する波形図である。 - 中国語 特許翻訳例文集
图 8(5)表示连接有数据线 10和基准电压线 Vref1的差动放大电路 45a的内部节点 (D1、/D1)的电位变化。
図8（5）は、データ線10と基準電圧線Vref1とが接続される差動増幅回路45aの内部ノード（D1，／D1）の電位変化を示している。 - 中国語 特許翻訳例文集
图 8(6)表示连接有数据线 10和基准电压线 Vref2的差动放大电路 45b的内部节点 (D2、/D2)的电位变化。
図8（6）は、データ線10と基準電圧線Vref2とが接続される差動増幅回路45bの内部ノード（D2，／D2）の電位変化を示している。 - 中国語 特許翻訳例文集
图 8(7)表示连接有数据线 10和基准电压线 Vref3的差动放大电路 45c的内部节点 (D3、/D3)的电位变化。
図8（6）は、データ線10と基準電圧線Vref3とが接続される差動増幅回路45cの内部ノード（D3，／D3）の電位変化を示している。 - 中国語 特許翻訳例文集
图 17是说明位“1”传输时的差动放大电路内部节点的电位变化的波形图。
図17は、ビット“1”転送時の差動増幅回路の内部ノードの電位変化を説明する波形図である。 - 中国語 特許翻訳例文集
图 18是说明位“0”传输时的差动放大电路内部节点的电位变化的波形图。
図18は、ビット“0”転送時の差動増幅回路の内部ノードの電位変化を説明する波形図である。 - 中国語 特許翻訳例文集
图 24(5)表示连接有数据线 10和基准电压线 Vref1的差动放大电路 45a的内部节点 (D1、/D1)的电位变化。
図24（5）は、データ線10と基準電圧線Vref1とが接続される差動増幅回路45aの内部ノード（D1，／D1）の電位変化を示している。 - 中国語 特許翻訳例文集
图 24(6)表示连接有数据线 10和基准电压线 Vref2的差动放大电路 45b的内部节点 (D2、/D2)的电位变化。
図24（6）は、データ線10と基準電圧線Vref2とが接続される差動増幅回路45bの内部ノード（D2，／D2）の電位変化を示している。 - 中国語 特許翻訳例文集
图 24(7)表示连接有数据线 10和基准电压线 Vref3的差动放大电路 45c的内部节点 (D3、/D3)的电位变化。
図24（6）は、データ線10と基準電圧線Vref3とが接続される差動増幅回路45cの内部ノード（D3，／D3）の電位変化を示している。 - 中国語 特許翻訳例文集
反相内部节点 /D作为“差动放大电路的一个差动输入端”，经由 PMOS晶体管 54与数据线连接，正相内部节点 D作为“差动放大电路的另一个差动输入端”，经由 PMOS晶体管 55与基准电压线 Vref连接。
逆相内部ノード／Dは、「差動増幅回路の一方の差動入力端」として、PMOSトランジスタ54を介してデータ線に接続され、正相内部ノードDは、「差動増幅回路の他方の差動入力端」として、PMOSトランジスタ55を介して基準電圧線Vrefに接続されている。 - 中国語 特許翻訳例文集
反相内部节点 /D1、/D2、/D3分别作为“差动放大电路的一个差动输入端”，经由 PMOS晶体管 54与数据线连接，正相内部节点 D1、D2、D3分别作为“差动放大电路的另一个差动输入端”，经由 PMOS晶体管 55与基准电压线 Vref1、Vref2、Vref3连接。
逆相内部ノード／D1，／D2，／D3は、それぞれ「差動増幅回路の一方の差動入力端」として、PMOSトランジスタ54を介してデータ線に接続され、正相内部ノードD1，D2，D3は、それぞれ「差動増幅回路の他方の差動入力端」として、PMOSトランジスタ55を介して基準電圧線Vref1，Vref2，Vref3に接続されている。 - 中国語 特許翻訳例文集
因此，例如图 8(5)、(6)、(7)所示，图像数据接收电路 6a的 3个差动放大电路 45a、45b、45c的各 2个内部节点表示出互补的电位关系，因此与图 9相同地，能通过正相内部节点 D3、D2、D1的电位 (逻辑电平 )的组合指定列方向的相邻每 2位 (Dn+1，Dn)的 4种组合(0，0)、(0，1)、(1，0)、(1，1)。
したがって、画像データ受信回路6aの3つの差動増幅回路45a，45b，45cの各2つの内部ノードは、例えば図8（5）（6）（7）に示すように、相補的な電位関係を示すので、図9と同様に、列方向の隣り合う2ビット（Dn＋1，Dn）毎の4通りの組み合わせ（0，0）（0，1）（1，0）（1，1）を、正相内部ノードD3，D2，D1の電位（論理レベル）の組み合わせで特定することができる。 - 中国語 特許翻訳例文集
如果通过与传输 2位 (Dn+1，Dn)的 4种组合 (1，1)、(1，0)、(0，1)、(0，0)的关系来表示，则正相内部节点 D1、D2、D3的逻辑电平如图 9所示那样。
転送2ビット（Dn＋1，Dn）の4通りの組み合わせ（1，1）（1，0）（0，1）（0，0）との関係で示すと、正相内部ノードD3，D2，D1の論理レベルは、図9に示すようになる。 - 中国語 特許翻訳例文集
也就是说，信号处理电路7读入差动放大电路 45a、45b、45c的正相内部节点 D1、D2、D3的逻辑电平，从而能够指定传输 2位 (Dn+1，Dn)的 4种组合 (1，1)、(1，0)、(0，1)、(0，0)之一。
つまり、信号処理回路7は、差動増幅回路45a，45b，45cの正相内部ノードD1，D2，D3の論理レベルを取り込むことで、転送2ビット（Dn＋1，Dn）の4通りの組み合わせ（1，1）（1，0）（0，1）（0，0）の1つを特定することができる。 - 中国語 特許翻訳例文集
因而信号处理电路 7能够较少发生错误地从差动放大电路 45a、45b、45c的正相内部节点 D1、D2、D3的输出读取传输 2位 (Dn+1，Dn)。
よって、信号処理回路7は、誤り少なく、差動増幅回路45a，45b，45cの正相内部ノードD1，D2，D3の出力から、転送2ビット（Dn＋1，Dn）を読み取ることができる。 - 中国語 特許翻訳例文集
因而信号处理电路 7能够较少发生错误地从差动放大电路 45的正相内部节点 D的输出读取传输 1位的 2值。
よって、信号処理回路7は、誤り少なく、差動増幅回路45の正相内部ノードDの出力から、転送1ビットの2値を読み取ることができる。 - 中国語 特許翻訳例文集
可以将概念上植根于 PN 32的树表示成植根于每个 S/BEB 18的一对子树，该对子树完美地划分了网络中的对等 BEB 18和内部节点的集合。
概念上PN32にルーティングされるツリーは、ネットワークにおける内部ノード及びピアBEB18の組を完全に分ける、各S／BEB18にルーティングされるサブツリーの対として表されてよい。 - 中国語 特許翻訳例文集
即，与第一和第二实施例相同地，信号处理电路 7读入差动放大电路 45a、45b、45c的正相内部节点 D1、D2、D3的逻辑电平，从而能够指定传输 2位 (Dn+1，Dn)的 4种组合 (1，1)、(1，0)、(0，1)、(0，0)之一。
つまり、第1および第2の実施例と同様に、信号処理回路7は、差動増幅回路45a，45b，45cの正相内部ノードD1，D2，D3の論理レベルを取り込むことで、転送2ビット（Dn＋1，Dn）の4通りの組み合わせ（1，1）（1，0）（0，1）（0，0）の1つを特定することができる。 - 中国語 特許翻訳例文集
图像数据接收电路 6b进行 1位传输，因而例如图 15所示，对每条数据线 10设置1个差动放大电路，以能判别的方式分别在内部节点产生与 1条数据线 10和 1条基准电压线 Vref的电位变化对应的 1位的 2值并输出给信号处理电路 7。
画像データ受信回路6bは、1ビット転送であるから、例えば図15に示すように、データ線10毎に1つの差動増幅回路を備え、それぞれ、1本のデータ線10および1本の基準電圧線Vrefの電位変化に対応する1ビットの2値を判別可能に内部ノードに発生し信号処理回路7に出力する。 - 中国語 特許翻訳例文集
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